上拉下拉電阻的選型和設計計算
上拉就是將不確定的信號通過一個電阻鉗位在高電平，電阻同時起限流作用。下拉同理。也是將不確定的信號通過一個電阻鉗位在低電平。
上拉是對器件輸入電流，下拉是輸出電流;強弱只是上拉電阻的阻值不同，沒有什么嚴格區分;對于非集電極(或漏極)開路輸出型電路(如普通門電路)提升電流和電壓的能力是有限的，上拉電阻的功能主要是為集電極開路輸出型電路輸出電流通道。
常見各類技術資料上，有些技術規范寫道“無用的管腳不允許懸空狀態，必須接上拉或下拉電阻以提供確定的工作狀態”。
這個提法基本是對的，但也不全對。下面詳細加以說明。
管腳上拉下拉電阻設計出發點有兩個：
一個是在正常工作或單一故障狀態下，管腳均不應出現不定狀態，如接頭脫落后導致的管腳懸空;
二是從功耗的角度考慮，就是在長時間的管腳等待狀態下，管腳端口的電阻上不應消耗太多電流，尤其是對電池供電設備。
從抗擾的角度，信號端口優選上拉電阻。上拉電阻時，在待機狀態下，源端輸入常為高阻態，如果沒有上拉電阻或下拉電阻，輸入導線呈現天線效應，一旦管腳受到輻射干擾，管腳輸入狀態極容易被感應發生變化。所以，這個電阻是肯定要加的。下一個問題就是加上拉還是下拉。
如果加了下拉，在平常狀態下，輸入表現為低電平，但輻射干擾進來后，會通過下拉電阻瀉放到地，就會發生從Low—High的一個跳變，產生誤觸發。相當于一個乞丐，你給了他10萬元，他的生活方式就會從窮人到富人發生一個改變。
但如果加了上拉電阻，在平常狀態下，輸入表現為高電平，輻射干擾進來后，如果低也沒關系，上拉電阻會將輸入端鉗位在高電平，如果輻射干擾強，超過了Vcc的電平，導線上的高電平干擾會通過上拉電阻瀉放到Vcc上去，無論怎樣干擾，都只會發生High—Higher的變化，不會產生誤觸發。相當于人家本來是一個富豪，你給了他10萬元，他的生活方式不會發生任何的改變。
圖1和圖2是干擾狀態下的電平示意圖。圖2中的低電平由VL變為VL+ΔV時，產生了從低電平到高電平的跳變，有可能使后級電路誤動作的風險。
下一個問題就是，確定了用上拉電阻后，是不是上拉電阻就可以隨便選了呢?答案當然是“no”。(如圖3)
A、當I0 >= I1 + I2
這種情況下，RL1和RL2兩個負載不會通過R取電流，因此對R阻值大小要求不高，通常4.7 KΩ
B、當I0 < I1 + I2
I0 +I= I1 + I2
U=VCC-IR
U>=VHmin
由以上三式計算得出，R<=(VCC- VHmin)/I
其中，I0、I1、I2都是可以從datasheet查到的，I就可以求出來，VHmin也是可以查到的。
當前極Vout輸出低電平時，各管腳均為灌電流，則：
I’= I1’ + I2’ +I0’
U’ =VCC-I’ R
U’ <=VLmax
以上三式可以得出：R>=(VCC- VLmax)/I’
由以上二式計算出R的上限值和下限值，從中取一個較靠近中間狀態的值即可。注意，如果負載的個數大小不定的話，要按照最壞的情況計算，上限值要按負載最多的時候計算，下限值要按負載最少的計算。
另一種選擇方式是基于功耗的考慮。根據電路實際應用時，輸出信號狀態的頻率或時間比選擇。若信號Vout長期處于低電平，宜選擇下拉電阻;若長期處于高電平，宜選擇上拉電阻。為的是靜態電流小。
“設計永遠是妥協與權衡的藝術”，至于最終選擇那種方案，設計師的技術決策還是很重要的。電路設計的魅力也就在于此。
編輯：admin 最后修改時間：2018-01-05
